書き直し

module inputClockCount( xrst, clk, count )
  input xrst;
  input clk;
  output[3:0] count;
  reg[5:0] clkcount;
  wire[3:0] count;
  assign count[3:0] = clkcount[5:2];

  always@(posedge clk or negedge xrst) begin
    if(!xrst) clkcount <= 0;
    else clkcount <= clkcount + 1;
  end

endmodule

lintありがとうございます．こんな感じでしょうか．
wireとoutputのcountは勝手につながるんでしょうか？assignってwireとoutputのどっちにassignされてるんでしょうか？僕の経験からくる感覚だとwireな気がしています．
wireとoutputはどういう関係なんでしょうか？
そもそもassignってこういう使い方なんでしょうか？
clkcountがオーバーフローしたら何の問題も無く0になるんでしょうか？