module inputClockCount( xrst, clk, count ) input xrst; input clk; output[3:0] count; reg[5:0] clkcount; wire[3:0] count; assign count[3:0] = clkcount[5:2]; always@(posedge clk or negedge xrst) begin if(!xrst) clkcount <= 0; else clkcount <…

何を見るでもなく，かすかな記憶と妄想で書いてみましたけど，どんなもんでしょう？ module inputClockCount( xrst, clk, count ) input xrst; input clk; output[3:0] count; reg[5:0] clkcount; assign count[3:0] = clkcount[5:2]; begin always(@negedge…

確認したかったのはそれじゃなかったんだけど，入出金明細を見たら入金されていた．退職金が無いとはわかっていたけど，やっぱりあるほうがいいよね．給料多かったわけじゃないし．わずかなおこづかいをもらった気分．