何を見るでもなく,かすかな記憶と妄想で書いてみましたけど,どんなもんでしょう?
module inputClockCount( xrst, clk, count ) input xrst; input clk; output[3:0] count; reg[5:0] clkcount; assign count[3:0] = clkcount[5:2]; begin always(@negedge xrst) begin clkcount = 4'h0; end always(@posedge clk) begin clkcount <= clkcount + 1; end endmodule